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ベクターでの一致

Verilog HDLシミュレータ Veritak-Basic 3.21

Verilog-2001 HDLシミュレータで、CPUを設計
Veritak-Basicは、高速Verilog HDLシミュレータVeritak-Proの廉価版です。 開発作業の大半は、RTL記述とその検証作業であることに着目しました。効率よくRTLデバッグするための工夫が随所に盛り込まれています。 (多くは、ユーザであるLSIデザイナからのご意見に基づいて実装したもので...

Verilog疑似解析システム VAGUS 試用版 0.07C

Verilogの記述を解析、ドキュメント作成時に必要な支援情報を作成
このツールはVerilog記述を読み込み、階層構造や端子情報を認識・集計することでモジュールの階層構造やモジュールの端子情報等の各種情報を表示・記録できます。 また、モジュールのシンボル図をVISIOの描画マクロとして出力する事ができます。(提案と基礎データがあれば他のソフトにも対応可能) 端子情報や、階層間参...

VCD->Verilogテストベンチ 1.00

VCD(波形)ファイルから再度シミュレーションする
このプログラムはVCD(波形)ファイルから再度VCDファイルの一部の内容を取り出してシミュレーションを行いたい時に使用するプログラムです。このプログラムを使用してVCDファイルからVerilogテストベンチのファイルとパタンファイルを生成します。Verilogテストベンチはモジュールになっており、DO_CLK_...

CSV-CPU Maker II (Verilog版) 1.03

テストベンチ用CPUを自動生成(高速)
CSV-CPU Maker (Verilog版) はテストベンチ用CPUを自動生成するプログラムです。 また、ソースコードもコンパイルし、Verilogで自動実行できるパターンを生成します。...

CSV-Verilog Maker II 1.15

Excelで作成した仕様書からVerilogに変換する 今の設計スピードが数倍になる
CSV-Verilog Maker II はExcelで作成した仕様書をVerilog-HDLに変換するツールです。本プログラムはエディタ等でVerilog言語を記載するより数倍速く設計でき且つ、作成した仕様書は第三者にもわかりやすく流用しやすいデータとなります。また、「CSVプリプロセッサ言語システム」の強力...


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