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VHDLの記述を解析、ドキュメント作成時に必要な支援情報を作成
このツールはVHDL記述を読み込み、階層構造や端子情報を認識・集計することでモジュールの階層構造やモジュールの端子情報等の各種情報を表示・記録できます。 また、モジュールのシンボル図をVISIOの描画マクロとして出力する事ができます。(提案と基礎データがあれば他のソフトにも対応可能) 報告書の作成や、バージョン...
テストベンチ自動生成ツール(for VHDL)
ティービーアシスタントは,VHDLデザインに必須のテストベンチを自動生成するツールです. 各設定項目を登録するだけですぐに使えるテストベンチが生成されます. テストベンチではTEXTIOを用いているためテストパターンは外部ファイルで自由に編集できます. また,出力結果に対して期待値照合を行う機能がテストベンチ...
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